究竟DDR走线能不可参考电源层�。。。。。。�？？？？？？ ？？
宣布时间：2025-10-20 17:27:45
高速先天生员--黄刚
一些通用的PCB设计履历以及高速信号理论，，，，，，，，都告诉我们PCB上的信号最好都以地平面为参考，，，，，，，，尤其是高速走线，，，，，，，，建议上下参考平面都是地平面是最好的要领。。。。。。。可是产品类型千万万万，，，，，，，，导致叠层的设计也转变万千，，，，，，，，有时间为了本钱减小层数，，，，，，，，这样就可能会导致信号参考到电源平面的情形。。。。。。。虽然，，，，，，，，作为一名有履历的设计工程师，，，，，，，，照旧会优先包管主要的高速串行信号上下层都有完整的地平面做参考。。。。。。。在包管主要的高速信号后，，，，，，，，一样平常来说，，，，，，，，要去牺牲不那么高速的DDR�？？？？？？ ？？樽呦吡�。。。。。。。
没步伐，，，，，，，，谁叫你速率没有高速信号那么高，，，，，，，，要害是你还要用那么多层去布线，，，，，，，，以是只能牺牲DDR信号了。。。。。。。那这样就尴尬了，，，，，，，，许多PCB工程师以为违反了他们一直的设计原则，，，，，，，，不敢下手去画了。。。。。。。
一样平常这种PCB设计工程师定不了的时间，，，，，，，，高速先生就必需出来语言了。。。。。。。我们截取一段DDR的地址信号举行研究，，，，，，，，叠层和走线情形如下所示：
这根地址信号走线在L3层，，，，，，，，参考L2和L4层，，，，，，，，其中L4层是主要的参考平面，，，，，，，，是一个电源平面，，，，，，，，距离L3走线层是4mil，，，，，，，，L2层虽然是地平面，，，，，，，，可是距离L3走线层却有差未几16mil的距离。。。。。。。显而易见，，，，，，，，这根L3层的地址信号主要参考的是L4层的电源平面了。。。。。。。就像下面这个3D仿真模子展示的一样。。。。。。。
要不。。。。。。。。。。。。。。。。。。。。。我们照旧首先来看看若是是L3层的这根地址信号上下都是地平面的通例情形的效果吧，，，，，，，，也就是把上面的电源平面也换成地平面，，，，，，，，这样L3层走线上下都是参考地平面了，，，，，，，，模子如下所示：
我们先来看看阻抗的情形，，，，，，，，这根地址信号的走线是要求按40欧姆来设计，，，，，，，，经由仿真后，，，，，，，，我们看到上下都是地平面设计的阻抗仿真效果很是靠近40欧姆走线阻抗。。。。。。。
那么各人是不是很好奇，，，，，，，，若是是参考电源平面的case，，，，，，，，阻抗是几多呢？？？？？？ ？？会不会差很远很远�。。。。。。。〉ǎ�，，，，，，，高速先生可以很认真任的告诉各人，，，，，，，，不会！如下图所示，，，，，，，，参考电源平面后，，，，，，，，阻抗一ㄇ差未几40欧姆左右。。。。。。。
两者一比照，，，，，，，，着实发明，，，，，，，，关于阻抗来说，，，，，，，，参考电源平面和参考地平面着实差的不远。。。。。。。
那是不是只要阻抗没啥影响，，，，，，，，也就代表着DDR信号参考电源平面完整没有问题呢？？？？？？ ？？虽然。。。。。。。。。。。。。。。。。。。。。也不是啦！阻抗只是其中的一个性能的表征手段，，，，，，，，除此之外，，，，，，，，我们照旧要关注下插入消耗的情形。。。。。。。
首先，，，，，，，，我们照旧来看看通例的上下参考地平面的插入消耗效果。。。。。。。和我们预料的一样，，，，，，，，参考地平面时，，，，，，，，插入消耗的效果从低频一直到高频都是很是线性的，，，，，，，，完全没得问题！
这个时间各人是不是很期待，，，，，，，，参考电源平面的插入消耗曲线长啥样呢？？？？？？ ？？按原理说，，，，，，，，阻抗和参考地平面差别很�。。。。。。。�，，，，，，，预期插入消耗的效果也不会误差很大吧？？？？？？ ？？
这次可能又要让各人失望了，，，，，，，，参考电源平面的插入消耗效果是下面这个熊样的哦！
啥�。。。。。。。�，，，，，，，高频波动那么大，，，，，，，，那么差�。。。。。。。�，，，，，，，这压根就不可�。。。。。。。∧闼刀粤耍�，，，，，，，高频简直不可，，，，，，，，可是别忘了，，，，，，，，我们DDR�？？？？？？ ？？榈乃俾剩�，，，，，，，以DDR4为例，，，，，，，，一样平常地址信号的速率也就是1.2Gbps到1.6Gbps，，，，，，，，以是理论上我们关注前面3GHz左右的频段就可以了。。。。。。。后面的高频部分都已经是DDR运行频率的3倍频之后了，，，，，，，，能量着实就很少了。。。。。。。
咦，，，，，，，，若是凭证这个看法再比照参考地平面和参考电源平面的插入消耗效果的话，，，，，，，，在3GHz以前倒是差得不大哦。。。。。。。这也就是为什么我们简直能看到有的产品的DDR�？？？？？？ ？？榈牡刂房刂菩藕挪慰嫉缭雌矫嬉材芘艿蕉疃ㄋ俾实脑倒试闪�。。。。。。。。。。。。。。。。。。。。。
虽然，，，，，，，，上面只是从较量理想的仿真效果上来得出的结论。。。。。。。现实上也要思量到加工的因素，，，，，，，，包括电源平面也会保存噪声影响的因素，，，，，，，，尚有就是差别设计地址信号走线长度差别，，，，，，，，参考的电源网络差别，，，，，，，，包括电容设置差别等众多因素。。。。。。。另外为什么在许多非通例设计中，，，，，，，，一样平常只看到地址控制信号参考电源平面的设计，，，，，，，，很少看到数据信号参考电源平面呢，，，，，，，，那是由于数据信号的速率更高，，，，，，，，3倍频下可能就到了5-6GHz以上了，，，，，，，，这个时间从上面的插入消耗曲线来看，，，，，，，，差别就变得逐步显着了。。。。。。。总而言之，，，，，，，，高速先生的看法是并不完全拒绝DDR走线参考电源平面的可行性，，，，，，，，可是遇到这样的非通例设计，，，，，，，，我们需要更审慎的去看待它，，，，，，，，最好有一些仿真数据的支持来确认更大的乐成率才行！
