PCB板双面结构的DDR表底走线居然纷歧样，，， ，，，，这么初级的过失都没看出来？？？？ ？？
宣布时间：2025-11-20 10:21:52
高速先天生员-- 黄刚
最近Chris都在出差，，， ，，，，在各地的钻研会上与众多的硬件工程师交流，，， ，，，，发明现在硬件工程师除了对前端的硬件原理很相识之外，，， ，，，，也逐步的对PCB设计有了很深的认知 。。。 。。。在某一次攀谈中，，， ，，，，Chris给他们去分享DDR的仿真设计这个话题，，， ，，，，发明他们也有了许多优化的想法 。。。 。。。例如这篇文章的例子，，， ，，，，是一个较量重大的1拖多的DDR4拓扑，，， ，，，，然后双方就围绕着这个case睁开了强烈可是很礼貌的讨论 。。。 。。。 。。。 。。。 。。。 。。。
像上图这个1拖多的fly-by+T的混淆拓扑，，， ，，，，Chris和各人分享这个拓扑有哪些点较量影响DDR颗粒的信号质量，，， ，，，，没想到这家客户照旧较量懂的，，， ，，，，一语中的就指出了最大的优化偏向，，， ，，，，那就是从主干道到颗粒的这段分支要越短越好，，， ，，，，也就是下图所示的这几段走线 。。。 。。。
这个客户照旧较量的爱学习，，， ，，，，除了硬件自己的知识外，，， ，，，，还花许多时间去相识PCB设计的知识，，， ，，，，也看了许多主流芯片的PCB设计指导书，，， ，，，，对DDR设计包括高速设计有较量深的熟悉 。。。 。。。简直，，， ，，，，关于上面这个DDR的混淆拓扑而言，，， ，，，，分支长度越短越好，，， ，，，，并且还越对称越好 。。。 。。。
从一些理论的仿真效果来看，，， ，，，，这个分支（也叫stub）越长，，， ，，，，对颗粒，，， ，，，，尤其是靠近芯片的第一组颗粒的信号质量影响越大 。。。 。。。
这个客户越讲越兴奋，，， ，，，，还随手拿出了我们SI团队今年帮他做过仿真的DDR4设计来奚落 。。。 。。。这是一款客户自己设计，，， ，，，，然后我们去做仿真帮他们验证信号质量的case 。。。 。。。
这是一个1拖9的DDR4负载，，， ，，，，表层5个颗粒，，， ，，，，底层4个颗粒的fly-by+T的混淆拓扑 。。。 。。。
客户首先凭证他们看到过的设计指导书先做了初始版本的设计给我们仿真，，， ，，，，我们SI团队就先对这个版本举行仿真，，， ，，，，然后仿真发明拓扑中有优化的地方就把优化意见给到客户，，， ，，，，客户举行修改后，，， ，，，，再把新版本给我们举行仿真迭代 。。。 。。。以是通过这个流程，，， ，，，，各人就能知道，，， ，，，，若是设计是客户自己做，，， ，，，，我们去做仿真的话，，， ，，，，我们的事情量着实会大一点，，， ，，，，由于涉及到可能双方的多次迭代历程 。。。 。。。
这个客户自己也有一些优化的想法，，， ，，，，以是前面的一些走线长度和阻抗的优化调解意见给到他们的时间，，， ，，，，他们也能够接受，，， ，，，，并且体现赞许 。。。 。。。当我们提出最后一项优化计划后，，， ，，，，他们就体现出了深深的不太明确了 。。。 。。。
这一条意见就是让表底层的走线特意做成纷歧样长 。。。 。。。这是1拖9的地址控制信号，，， ，，，，由于地址控制信号的数目较量多，，， ，，，，需要分为3到4层才华走完，，， ，，，，板子是3mm厚，，， ，，，，一共是22层设计 。。。 。。。其中有若干根地址控制信号的主干道，，， ，，，，客户走到了第20层 。。。 。。。下图是客户自己的设计，，， ，，，，如下所示：
客户设计的版本已经思量到了表底层这段分支的影响，，， ，，，，把这段表底层走线只管做短，，， ，，，，并且还严酷的对称，，， ，，，，stub线长做到了才77mil，，， ，，，，表底层长度也一样 。。。 。。。
客户以为这个设计是很不错的，，， ，，，，以是他们没法明确，，， ，，，，我们SI团队仿真验证完后，，， ，，，，居然做成了不等长的设计 。。。 。。。表层的走线坚持77mil稳固，，， ，，，，可是把底层的走线做成了139mil 。。。 。。。不但stub变长了，，， ，，，，并且还差池称！客户越说越激动，，， ，，，，感受真的很难接受 。。。 。。。
Chris看到这个例子，，， ，，，，瞬间就明确缘由了 。。。 。。。凭证现在许多地址控制信号线主干道走到了18和20层的这个原始版本，，， ，，，，我们SI团队举行了全通道的仿真，，， ，，，，发明信号质量简直不怎么样，，， ，，，，如下所示：
若是能把这把地址控制信号走线坚持表底层都是77mil稳固，，， ，，，，然后挪到靠中心层去走主干道，，， ，，，，例如挪到L7，，， ，，，，L9，，， ，，，，L14层这几层中心层去走的话，，， ，，，，效果会怎么样呢？？？？ ？？虽然在这个项目中，，， ，，，，中心层需要走其他高速信号，，， ，，，，没法真正实现DDR的地址控制信号走到这些层去，，， ，，，，可是我们先在仿真上看看效果是可以操作的哈 。。。 。。。
没错，，， ，，，，这个就是跟客户的理论预期是一样的，，， ，，，，信号质量就较量完善了，，， ，，，，如下所示：
客户看到这里之后，，， ，，，，着实也最先有点懵了，，， ，，，，为什么我的表底层分支长度都是77mil，，， ，，，，只是主干道放到了差别的层去走，，， ，，，，信号质量影响就那么大了？？？？ ？？
最后在Chris耐心地给他们讲述下当中的差别和更深条理的原理，，， ，，，，并给出在原始版本基础中加长底层走线后的仿真效果后，，， ，，，，比照发明，，， ，，，，原始版本在底层加长走线的case虽然看起来达不到直接放在中心层的效果好，，， ，，，，可是也比原始不加长的设计要有一定的改善了 。。。 。。。�？？？ ？？突ё钪招欧耍� ，，，，以为理论终归是理论，，， ，，，，照旧要团结到设计自己的情形来应用才是王道� 。。。 。。。�
