时钟有回沟，，，，，，，还说没问题？ ？ ？？ ？？？！
宣布时间：2020-11-23 11:38:53
高速先天生员--姜杰
信号回沟，，，，，，，即波形边沿的非枯燥性，，，，，，，是时钟的大忌，，，，，，，尤其是泛起在信号的门限电平规模内时，，，，，，，由于容易导致误触发，，，，，，，更是阴险无比。。。 。。。。以是当客户测试发明时钟信号回沟，，，，，，，抱着一心改板的沉痛心情找到高速先生时，，，，，，，高速先生丝绝不敢大意，，，，，，，一番剖析确认之后，，，，，，，给出的回复却让客户喜出望外：测试点的时钟回沟是真实保存的，，，，，，，可是芯片获得的时钟信号质量却没有问题，，，，，，，简而言之，，，，，，，单板的时钟信号没问题，，，，，，，可以定心使用。。。 。。。。
着实，，，，，，，高速先生刚拿到单板时心里也没底，，，，，，，由于时钟信号频率并不算低，，，，，，，有400MHz，，，，，，，并且针对5路时钟信号的设计查板也并未发明异常。。。 。。。。
仿真初始阶段，，，，，，，为了确认模子的准确性，，，，，，，首先对客户提供的测试点上的波形举行了仿真拟合，，，，，，，以C0通道时钟为例，，，，，，，仿真波形的回沟如约而至，，，，，，，与测试波形的延时、回沟的位置基本一致，，，，，，，说明仿真建模没有问题，，，，，，，看到这样的效果，，，，，，，客户的心最先下沉：回沟获得了仿真验证，，，，，，，这回没解围了。。。 。。。。
高速先生感受可以再抢救一把，，，，，，，由于最要害的芯片DIE上的时钟波形还没看到，，，，，，，尚有一线生气。。。 。。。�；；；；；；匙澎男那椋�，，，，，高速先生按下了“Simulation”键，，，，，，，随着DIE上的波形在屏幕上渐次睁开，，，，，，，高速先生松了口吻，，，，，，，芯片上的时钟回沟神奇的消逝了！
看到这样的效果，，，，，，，客户既喜且疑，，，，，，，喜的是芯片上的时钟信号正常，，，，，，，疑的是测试点显着就在芯片背面的过孔处，，，，，，，为何测试获得的时钟波形会与芯片DIE上的天差地别？ ？ ？？ ？？？
测试最尴尬的莫过于“所测非所得”，，，，，，，泛起这种情形，，，，，，，许多时间与测试点的位置选择有关，，，，，，，好比本案例：看起来芯片背面的过孔似乎距离芯片最近，，，，，，，最能反应芯片吸收信号的真真相形，，，，，，，着实不然，，，，，，，我们最终需要关注的是芯片DIE上的信号，，，，，，，而芯片的DIE与PIN之间还隔着千山万水——芯片内部封装布线，，，，，，，尤其是封装较大的BGA芯片，，，，，，，封装布线的影响越发显着，，，，，，，这也是许多芯片会提供封装赔偿（Pin-delay）的缘故原由。。。 。。。。
现在再来诠释芯片背面测试点的波形为何与DIE上的情形相差甚远，，，，，，，信号的拓扑图可以让我们一目了然。。。 。。。。
谜底就是：现实测试点与芯片DIE之间的走线（本案例中，，，，，，，主要是指封装布线）上的反射，，，，，，，导致了该点的时钟信号回沟，，，，，，，在DIE上的理想测试点的波形则不保存这个问题。。。 。。。。而客户提供FPGA响应的时钟信号Pin-delay数据与PIN-DIE之间的仿真延时基本吻合，，，，，，，也从侧面印证了封装布线的影响。。。 。。。。比照其它四路时钟，，，，，，，情形也基本类似。。。 。。。。
通事后期与客户的相同确认，，，，，，，单板在最终的功效调试中也并未泛起问题，，，，，，，喜大普奔。。。 。。。。
